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Qt - Dialogs

dialog->show()- 다이얼로그를 화면에 표시- non-modal 방식 (백그라운드 윈도우도 조작 가능)- 코드 실행이 멈추지 않고 계속 진행됨 dialog->raise()- 다이얼로그를 다른 윈도우들보다 위로 올림- Z-order (화면 깊이 순서)에서 최상위로 이동- 다른 위도우에 가려져 있으면 앞으로 가져옴 dialog->activateWindow()- 다이얼로그에 포커스(focus)를 줌- 키보드 입력이 이 창으로 들어감- 타이틀바가 활성화 상태로 변함 (보통 색이 진해짐) -> Non-modal로 띄울 때는 이 3개 세트로 쓰는 게 관례이고, 일반적으로 exec()를 사용한다. * 모르면 Help를 통해서 해당 Q함수를 확인하거나 or 클래스를 F2를 눌러서 찾아 들어가보면 자세히 알 수..

Embedded/QT 2025.11.13

Qt - Signal & Slot (Lambda) (함수 포인터)

- Lambda : 람다(lambd)는 이름 없는 함수를 그 자리에서 바로 정의해서 사용하는 기능이다. [] : 캡처 절 - 외부 변수를 람다 안에서 어떻게 사용할지 지정() : 매개변수 - 일반 함수의 파라미터와 동일{} : 함수 본문 - 실행할 코드- 참조형(reference)은 C++에서 지원하는 세번째 변수 타입이다. 참조형은 다른 객체 또는 값의 별칭으로 사용되는 C++ 타입이다. 1. non-const 값 참조형2. const 값 참조형3. r-value 참조형C++는 위 세가지 종류의 참조형을 지원한다. int value = 5;int& ref = value;위 코드에서 &는 주소(address)를 의미하지 않고 참조(reference)를 의미한다. C++은 메모리를 직접 관리한다.// C+..

Embedded/QT 2025.11.10

Qt - 프로젝트 생성 관련 및 기본 참고 내용

- MSVC(Microsoft Visual C++)ex) MSVC2015 64bit - Visual Studiio 2015 컴파일러, 64비트 - MinGW(Minimalist GNU for Windows)ex)MinGW 32-bit - GCC 기반 컴파일러, 32비트 현재 PC 환경에 맞는 것을 선택하면 된다.class MyWidget : public QWidget{ Q_OBJECT // ✅ 필수! signals: // 시그널 사용 void buttonClicked(); private slots: // 슬롯 사용 void onButtonClicked();};Q_OBJECT를 쓰면 Qt의 메타 객체 컴파일러 (MOC, Meta-Object Compiler)가 자동으로 코드..

Embedded/QT 2025.11.09

Setup Time, Hold Time에 대하여

Setup Time과 Hold Time은 디지털 회로에서 Filo Flop이 데이터를 안정적으로 샘플링하고 저장하기 위해 필요한 중요한 타이밍 제약이다.Setup TimeSetup Time은 Clock의 활성 엣지가 발생하기 전에 입력 데이터가 안정적으로 유지되어야 하는 최소 시간을 의미한다. FF이 데이터를 제대로 샘플링하려면, Clock 신호가 Edge에 도달하기 전에 입력 데이터가 미리 정해진 시간 동안 안정적인 상태를 유지해야 한다. Hold TimeHold Time은 Clock의 활성 엣지가 발생한 후에도 입력 데이터가 안정적으로 유지되어야 하는 최소 시간을 의미한다. Clock Edge가 발생한 후 즉시 데이터가 변하면, FF은 데이터를 잘못 샘플링할 수 있기 때문에 일정 시간 동안 데이터를 ..

컴퓨터 구조 및 CPU 동작 원리 (4) - 32 Bit RISC CPU(Pipeline) Simulation 분석

https://insoobaik.tistory.com/719 컴퓨터 구조 및 CPU 동작 원리 (3) - 32 Bit RISC CPU(Pipeline) RTL 설계https://insoobaik.tistory.com/717 컴퓨터 구조 및 CPU 동작 원리 (1) - 기본 개념목차컴퓨터의 구성요소 5가지Absractions and ISADefining PerformanceInstruction SetMIPS Arithmetic OperationRegister OperandsMemory OperandsImmediate Opeinsoobaik.tistory.comRTL 설계에 이어서 Simulation 분석을 해 볼 것이다.Schematic빨간색은 D/FF Reference를 포함한 InstMem, Contr..

컴퓨터 구조 및 CPU 동작 원리 (3) - 32 Bit RISC CPU(Pipeline) RTL 설계

https://insoobaik.tistory.com/717 컴퓨터 구조 및 CPU 동작 원리 (1) - 기본 개념목차컴퓨터의 구성요소 5가지Absractions and ISADefining PerformanceInstruction SetMIPS Arithmetic OperationRegister OperandsMemory OperandsImmediate Operands컴퓨터의 구성요소 5가지1. Datapath : 데이터에 대한 연산 수행2. Contrinsoobaik.tistory.com https://insoobaik.tistory.com/718 컴퓨터 구조 및 CPU 동작 원리 (2) - CPU 동작 구조 (Pipelining)9개의 Instruction을 통해 CPU 동작 원리를 설명할 것이다...

컴퓨터 구조 및 CPU 동작 원리 (2) - CPU 동작 구조 (Pipelining)

https://insoobaik.tistory.com/717 컴퓨터 구조 및 CPU 동작 원리 (1) - 기본 개념목차컴퓨터의 구성요소 5가지Absractions and ISADefining PerformanceInstruction SetMIPS Arithmetic OperationRegister OperandsMemory OperandsImmediate Operands컴퓨터의 구성요소 5가지1. Datapath : 데이터에 대한 연산 수행2. Contrinsoobaik.tistory.com기본 개념에 이어 9개의 Instruction을 통해 CPU 동작 원리를 설명할 것이다.- Insturction Memory Reference : lw, swArithmetic / Logical : add, sub, ..

컴퓨터 구조 및 CPU 동작 원리 (1) - 기본 개념

목차컴퓨터의 구성요소 5가지Absractions and ISADefining PerformanceInstruction SetMIPS Arithmetic OperationRegister OperandsMemory OperandsImmediate Operands컴퓨터의 구성요소 5가지1. Datapath : 데이터에 대한 연산 수행2. Control : Datapath, Memory, I/O Device 등의 동작을 제어3. Memory : 데이터 저장4. 5. Input & Output : 주변 기기들과 컴퓨터 사이에 발생하는 입출력Absractions and ISA1. Abstraction : 추상화복잡한 시스템이나 문제를 간단한 모델이나 개념으로 표현하는 과정(1) 데이터 추상화 (2) 절차적 추상화 ..

Vitis Error - can't read "map": no such variable

FPGA : ZYNQ7000Version : 2022.2 Vitis Run As -> Launch Hardware 실행 시 아래와 같이 에러가 지속적으로 발생하게 된다.can't read "map": no such variable 에러는 Xilinx 측에서도 인지하고 있는 에러에 해당한다. https://support.xilinx.com/s/article/000034848?language=en_US 000034848 - 2022.2 Vitis: ERROR : Can't read "map": no such variable when trying to launch application on my targetWhen trying to debug or run my user application in Vitis, ..

FPGA를 이용한 시계 만들기 (AXI4-Lite를 이용한 입력에 따른 Freq 조절)

https://insoobaik.tistory.com/711 이전 글을 통해 Vivado에서 제공하는 AXI4-Lite Interface를 알아보았다. 이번 시간에는 AXI4-Lite를 이용하여 PS(Vitis)에서 값을 입력하면 해당 Freq가 PL(FPGA)의 Clock 모듈의 Clock으로 동작하여 시계가 동작하도록 구현할 것이다.* Clock의 경우 100MHz를 사용한다. Block Diagram Watch_Top.v먼저 시계를 담당하는 Module의 경우 Input- clk- rst- run_en : HIGH일 때 시계 동작- freq : 현재 Clock이 100MHz이고, 입력 freq를 설정하여 시계의 속도를 조절한다. (freq = 100000000일 경우 1초에 해당한다.) Output..

Semiconductor/FPGA 2024.10.04
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