Cadence
- Synthesis
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Cadence - Synthesis / Pre_layout Simulation
SynthesisSynthesis(합성)는 고수준의 HDL 코드를 하드웨어 리소스로 변환하여 구현 가능한 하드웨어로 만드는 작업이다. 합성을 하기 위해서는 게이트에 대한 정보(delay 등)를 담고 있는 [.lib 파일],
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Cadence의 Genus를 사용하여 Synthesis 후 생성된 netlist, sdf 파일을 통한 Pre_Layout Simulation을 통해 Delay 확인
- PnR
https://insoobaik.tistory.com/622
Innovus - P&R (SETUP ~ GDSII)
P&R의 SETUP ~ GDSII 파일 생성P&R은 위 Layout 절차를 따른다. Netlist : Design Netlist - Verilog fileSDC : Constraint fileLEF : Physical LibrariesLIB : Timing Libraries- P&R 이후GDS : Physical LayoutNetlist : P&R 후 NetlistSDF : Standart Del
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Cadence의 Innovus를 사용하여 PnR 수행, Pre_CTS, Post_CTS, Post_Route 이후 Timing Report를 통한 Timing 분석
- PnR (Script)
https://insoobaik.tistory.com/629
Innovus - Script 파일을 이용한 P&R (SETUP ~ GDSII)
https://insoobaik.tistory.com/622 Innovus - P&R (SETUP ~ GDSII)보호되어 있는 글입니다. 내용을 보시려면 비밀번호를 입력하세요.insoobaik.tistory.com이전에 P&R 작업을 GUI를 통해 작업한 바가 있다.매번 위 과정을
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반복되는 PnR 작업을 분석하여 Script 파일 생성 및 Script 파일 수행 및 결과 확인
Synopsys
- Synthesis
https://insoobaik.tistory.com/587
Synopsys - Synthesis 합성
Synopsys를 통해 Synthesis 합성을 하기 위해서는 1. verilog-HDL .v 파일 2. 게이트 정보가 담긴 .db 파일 3. .sdc 파일 혹은 제약 정보가 필요하다. remove_design -all //초기화 set FILE "counter" //모듈명 선언 set synth
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Synopsys의 Design Compiler를 이용하여 Synthesis 이후 파일 생성 과정
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