- FIFO RTL 설계
https://insoobaik.tistory.com/678
FIFO RTL 설계 및 PnR 후 netlist, sdf 파일을 통한 Simulation Delay 확인
Metastability를 방지하기 위한 DFF 추가 구현
FIFO Buffer의 Read, Write 동작 Clock Domain을 별도로 지정하여 CDC 구현
Full, Empty 구분을 위한 Pointer의 경우 Gray Counter를 사용
Async FIFO Interface 설계를 위한 필요 개념 정리 글
- FIFO 이론
https://insoobaik.tistory.com/676
FIFO 구조 및 동작원리 Interface, Synchronous
https://insoobaik.tistory.com/677
FIFO Asynchronous, CDC, Metastability, Gray Counter
728x90
'Portfolio, Project > Portfolio(Semiconductor)' 카테고리의 다른 글
Portfolio - UART / SPI Interface 설계 및 이를 이용한 DC_Motor PWM 제어 (0) | 2024.09.07 |
---|---|
Portfolio - CACHE, DRAM, CPU - RTL 설계 (0) | 2024.09.07 |
Portfolio - Synthesis, Pre-Layout Simulation / Auto PnR, Post-Layout Simulation (0) | 2024.09.07 |
Portfolio - I2C Interface를 이용한 Alaram Clock 구현 (0) | 2024.09.07 |
Portfolio - Virtuoso를 이용한 Layout Design (0) | 2024.09.07 |