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LogicSchematic Simulation Layout    Switch  SchematicLayout

Schematic Simulation Layout

Half AdderABSUMCARRY0000011010101101 Half Adder의 진리표를 보게되면 SUM의 경우 XOR, Carry의 경우 AND Gate와 동일한 것을 볼 수 있다.기존에 생성한 Symbol을 이용하여 Half Adder를 생성할 수 있다.SchematicSimulation Simulation을 보게되면 진리표와 같이 SUM과 CARRY의 신호가 정상적으로 나오는 것을 확인할 수 있다.Layout 기존의 XOR, NAND, NOT Layout을 이용하여 Half Adder Layout을 쉽게 설계할 수 있다.Full Adder VINAVINBCINSUMCARRY0000000110010100110110010101011100111111 Schematic Simulation Layout

MOS 구성 요소PMOS 트랜지스터는 반드시 N-Well 위에 형성되는데, NMOS 트랜지스터는 P-Well 일반적으로 안보이는 것을 볼 수 있다.그 이유는 CMOS 공정에서는 기본 기판이 P형이기 때문에 NMOS 트랜지스터는 기본 기판에 바로 형성되며, 별도의 P-Well을 추가로 표시할 필요가 없기 때문이다. PIMP (p-implant), NIMP (n-implant)p, n implant는 특정 영역에 p, n형 도핑을 추가하는 과정이다.pmos, nmos는 각각 소스와 드레인이 p형, n형으로 도핑되어 있다. NMOS의 경우 기본 기판이 P형이고 PMOS의 경우 N-Well 위에 만들기 때문에 각 MOS는 소스와 드레인에 NMOS에는 N형 도핑을 PMOS에는 P형 도핑을 소스와 드레인에 처리를 ..

CS_AMP, Diff_AMP CS_AMP일반적으로 MOSFET 또는 BJT를 사용하여 구성된다. 소스 단자가 접지에 연결된다.cs_amp는 전압 이득이 매우 크며, 입력 신호에 비해 출력 신호를 크게 증폭할 수 있다.입력 신호와 출력 신호의 위상이 180도 반전된다.주파수 응답이 좋으며 고주파 신호에도 효과적이다. Diff_AMP두 개의 입력 단자가 있으며, 두 입력의 차이를 증폭한다.두 입력의 전압 차이를 증폭하며, 공통 모드 신호(두 입력에 동시에 나타나는 신호)는 효과적으로 제거한다.입력 임피던스가 높아 외부 회로에 미치는 영향이 적다.신호 왜곡이 적고 안정성이 높다. cs_amp는 주로 전압 증폭 및 신호 처리를 위해 사용되며, diff_amp는 차동 신호를 효과적으로 증폭하는 데 초점을 맞춘다..

Stick Diagram (2x1 MUX, XOR Switch 회로)  2x1 Mux(Logic) Mux는 기본적으로 S(Select) 값에 의해 출력값이 정해지는 논리 회로다. Y = (A * Sbar) + (B * S) 와 같이 논리식을 표현할 수 있다. 하지만 기본적으로 Layout 설계시 NAND, NOT 게이트를 사용하여 구성하는 것이 일반적이다. 그 이유는 가장 적은 수의 트랜지스터를 가지고 논리 게이트를 구성할 수 있기 때문이다.  AND = NAND + NOTOR = NOT, NOT + NAND위와 같이 AND, OR 게이트를 NANA와 NOT으로 구성할 수 있다.   위 그림의 위쪽은 Mux를 AND, OR를 NAND, NOT을 통해 구성한 그림이고 NOT + NOT은 원래 처음 들어간 ..

2NANDSchematic 2NAND는 2개의 병렬 PMOS와 2개의 직렬 NMOS로 이루어져 있다.Simulation 최적의 값을 찾기 위해 위와 같이 범위의 측정 해상도 및 스텝 크기를 줄여 나가며 최적의 값을 찾아 나간다.임의의 NMOS Length : 100n / Width : 1u일 때 PMOS의 (Length : 100n일 때) Width는 2.53u가 최적임을 알 수 있다.Stick Diagram Stick Diagram은 위와 같이 그릴 수 있다. VOUT을 최소화 하는 것이 Layout을 설계할 때 유리하다.PMOS의 경우 병렬을 이루기 때문에 두개의 PMOS가 하나의 VOUT을 공통으로 가지기 때문에 하나의 VOUT으로 연결할 수 있다.LayoutSimulation을 통해 최적의 값을 ..

Library Manager 생성 라이브러리 매니저의 Library, Cell, View 생성을 통해 schematic, layout, symbol를 생성하여 사용할 수 있다. Library 생성 Attach to an existing technology library를 선택해준다. 사용할 gpdk 파일을 선택해준다.실습은 gpdk090 파일을 사용한다.gpdk090으로 설정할 경우 design rule은 gpdk090의 기준으로 적용된다.  위 방식을 통해 Library를 생성할 수 있다. 이 Library안에 Symbol, Schematic, Layout을 생성하여 저장할 수 있다.Schematic 생성 Cell View를 통해 여러가지 Type을 선택하여 생성할 수 있다. 그 중 Schematic을..

Design 탭 - Shapes 탭 Gerber 설정 ▶ Thru pins (스루홀의 단열판 연결 타입) : Orthogonal ▶ Minimum connects (단열판의 최소 연결선의 수) : 1 ▶ Use fixed width oversize of (단열판과 네트 사이의 연결선의 두께 설정) : 0. Grid 설정 Non-Etch의 경우 보드 외각선등 동박 영역 이외의 작성 시 사용되는 Grid이며, All Etch(TOP, BOTTOM)의 경우 전기적 접속을 이루는 동박 영역에서의 작업 Grid, 즉, 배선, 카퍼 작업 시 Grid를 설정할 수 있다. Layer 설정 보드외곽선 생성 - 기구 홀 및 주요 부품 배치하기 주요 부품 배치 - 치수보조선 치수보조선 그리기 - 실크 데이터 작성 Text ..

Via Pad 전원네트의 Via Hole / Via Pad : 0.5mm / 0.8mm 그 외 네트의 Via Hole / Via Pad : 0.3mm / 0.5mm Routing 작업을 위한 via_power pad 생성 Routing 작업을 위한 via 생성 Footprint 확인 C:/Cadence/SPB_17.4/share/pcb/pcb_lib/symbols 해당 경로에 .dra 즉 Footprint 파일들이 저장되어 있고 Package symbols를 통해 Footprint를 확인할 수 있는 경로다. 위와 같이 이전에 생성한 FootPrint 들이 생성되어 있는 것을 확인 할 수 있다. PCB Footprint 설정 capture CIS에서 작업한다. (이전에 작업한 Capture CIS 파일을 ..