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* Ubuntu, WSL 등 환경 구성 설치 및 설정은 추후에 다루겠다.ROS2 설치 Ubuntu (deb packages) — ROS 2 Documentation: Humble documentation Ubuntu (deb packages) — ROS 2 Documentation: Humble documentationYou're reading the documentation for an older, but still supported, version of ROS 2. For information on the latest version, please have a look at Jazzy. Ubuntu (deb packages) Table of Contents Deb packages for ROS 2 Hu..

- FIFO RTL 설계https://insoobaik.tistory.com/678FIFO RTL 설계 및 PnR 후 netlist, sdf 파일을 통한 Simulation Delay 확인Metastability를 방지하기 위한 DFF 추가 구현FIFO Buffer의 Read, Write 동작 Clock Domain을 별도로 지정하여 CDC 구현Full, Empty 구분을 위한 Pointer의 경우 Gray Counter를 사용  Async FIFO Interface 설계를 위한 필요 개념 정리 글- FIFO 이론https://insoobaik.tistory.com/676 FIFO - 구조 및 동작 원리 (1)FIFO(First In, First Out)먼저 들어온 데이터가 먼저 나가게 되는 데이터 처리..

- UARThttps://insoobaik.tistory.com/658STM32 - FPGA UART Interface를 이용한 DC Motor 제어FPGA ILA를 이용하여 STM32 UART Signal Verification 및 Cadence Synthesis ~ Post Simulation Delay 및 결과 확인- SPIhttps://insoobaik.tistory.com/651아두이노 - FPGA SPI Interface를 이용한 DC Motor 제어하기https://insoobaik.tistory.com/648 SPI 설계 - 신호 검증 (ILA) & (Cadence) Synthesis ~ POST SIMhttps://insoobaik.tistory.com/571 SPI - Serial Pe..

- CPUhttps://insoobaik.tistory.com/719 컴퓨터 구조 및 CPU 동작 원리 (3) - 32 Bit RISC CPU(Pipeline) RTL 설계 ~INGhttps://insoobaik.tistory.com/717 컴퓨터 구조 및 CPU 동작 원리 (1) - 기본 개념목차컴퓨터의 구성요소 5가지Absractions and ISADefining PerformanceInstruction SetMIPS Arithmetic OperationRegister OperandsMemory OperandsImmediate Opeinsoobaik.tistory.com- 컴퓨터 구조 및 CPU 동작 원리 (3) - 32 Bit RISC CPU(Pipeline) RTL 설계 https://insoo..

Cadence- Synthesishttps://insoobaik.tistory.com/580 Cadence - Synthesis / Pre_layout SimulationSynthesisSynthesis(합성)는 고수준의 HDL 코드를 하드웨어 리소스로 변환하여 구현 가능한 하드웨어로 만드는 작업이다. 합성을 하기 위해서는 게이트에 대한 정보(delay 등)를 담고 있는 [.lib 파일],insoobaik.tistory.comCadence의 Genus를 사용하여 Synthesis 후 생성된 netlist, sdf 파일을 통한 Pre_Layout Simulation을 통해 Delay 확인- PnRhttps://insoobaik.tistory.com/622 Innovus - P&R (SETUP ~ GDSII..

- Alaram Clock 설계 및 구현https://insoobaik.tistory.com/647 STM32 - 알람 시계 구현하기 (1) (시간, 알람 띄우기)이번 글에서는 알람 시계를 가장 기본 단계에서 구현할 것이다.1. 지정한 날짜, 시간을 기준으로 시계가 동작하고2. 알람으로 설정한 시간에 Alarm이 울렸다는 화면을 띄우는 작업을 할 것이다. htinsoobaik.tistory.comSTM32429ZI Nucleo Board와 PCF8574 I2C Chip을 내장한 LCD 모듈을 이용하여 Digital Alaram Clock 구현I2C, TIM, RTC 여러 HAL 함수를 이용하여 LCD에 시간을 나타내고 정해진 시간에 Buzzer의 PWM 기능을 통해 알람이 울리도록 구현 Alaram Cl..

- Inverterhttps://insoobaik.tistory.com/641 Virtuoso - 기본 Tool 사용법 + Inverter 만들기 (Schemetic ~ LVS)Library Manager 생성 라이브러리 매니저의 Library, Cell, View 생성을 통해 schematic, layout, symbol를 생성하여 사용할 수 있다. Library 생성 Attach to an existing technology library를 선택해준다. 사용할 gpdk 파일insoobaik.tistory.comInverter 설계 및 Virtuoso Tool 기본 사용 법- 2NAND / 2NORhttps://insoobaik.tistory.com/679 Virtuoso - 2NAND / 2NOR (..

AXIAXI(Advanced eXtensible Interface) ARM에서 개발한 AMBA(Advanced Microcontroller Bus Architecture) Bus Protocol의 일부로 High Performance 및 High Band Width 시스템에서 사용되는 Interface다  AXI Bus는 Write Address / Data, Read Address / Data, Response 총 5개의 Channel로 분리가 되어 있어서 Read와 Write가 동시에 가능하다.AXI ArchitectureChannel Channel은 총 5개의 Channel이 있다. 1. Write Address Channel2. Write Data Channel3. Write Response Ch..

- Zybo Z7을 이용한 시계 만들기 (with AXI4-Lite)https://insoobaik.tistory.com/715 FPGA를 이용한 시계 만들기 (AXI4-Lite를 이용한 입력에 따른 Freq 조절)https://insoobaik.tistory.com/711 이전 글을 통해 Vivado에서 제공하는 AXI4-Lite Interface를 알아보았다. 이번 시간에는 AXI4-Lite를 이용하여 PS(Vitis)에서 값을 입력하면 해당 Freq가 PL(FPGA)의 Clock 모듈의 Clock으insoobaik.tistory.com  Zybo Z7 & AXI Interface를 이용한 시계 구현을 위한 필요 개념 정리 글 - AXI Interface 분석 (with AXI4-Lite Templa..

APBAPB(Advanced Peripheral Bus)는 주로 저속 주변 장치와의 통신을 처리하기 위해 설계된 간단하고 효율적인 버스다.전력 소비를 최소화하고 인터페이스 복잡성을 줄이기 위한 인터페이스다. APB Signal ARM사의 공식 문서를 보게 되면 위와 같이 상당히 많은 Signal들이 있는 것을 볼 수 있다.  기본적으로 Bus는 IP Block들이 Master / Slave로 역할을 구분하게 된다.(예를들어 CPU가 Master, DRAM이 Slave가 될 수 있다.)Write, Read 동작에 대해 자세하게 알아보기 알아두면 좋은 내용* Write1. Master가 Slave에게 보내기 위한 신호- PSEL : Master가 접근하고 싶은 Slave를 고르는 신호- PWRITE : Ma..