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https://insoobaik.tistory.com/660 SRAM 구조 및 동작 원리보호되어 있는 글입니다. 내용을 보시려면 비밀번호를 입력하세요.insoobaik.tistory.comSRAM에 대한 내용은 위 글을 참고한다.■ SRAM SRAM은 기본적으로 clock, cs, we, ad, din, dout Pin을 가지게 된다. - clock : 동기화를 위해 사용된다.- cs : Chip Select로 해당 칩을 동작 시킬것인지 정하게 된다. High 신호에 동작하는 경우, cs가 1(High)일 때 만 Read, Write 행위가 가능하다.- we : Write Enable로 해당 메모리에 Read할 것인지 Write할 것인지 정하게 된다 (ex we 신호가 0일 경우 Read, we 신호가 ..

■ CNN(Convolution Neural Network) 이미지와 같은 이차원 데이터에서 패턴을 학습하는 데 특화된 딥러닝 모델이다.이미지 처리, 영상 인식, 객체 탐지 등의 다양한 컴퓨터 비전 작업에 사용된다.■ CNN 구조 위 사진은 실제 CNN을 통해 학습하는 과정을 시뮬레이션으로 만들어 놓은 것이다.  우측의 Fully-connected layer의 입력 데이터는 1차원(배열) 형태로 입력되어야 한다.컬러 Image의 경우 3차원 흑백의 경우 2차원 데이터를 가지게 되며, 각 Image들을 좌측 그림의 마지막 Pooling layer와 같이 1차원 배열 형태로 만들어야 한다.1, 3차원 Image의 공간 정보를 유지한 상태로 학습이 가능한 모델이 CNN이다. CNN은 (FEATURE LEARN..

■ ANN(Artificial Neural Network) ANN은 생물학적 신경망을 본떠 만든 컴퓨팅 시스템으로, 데이터 처리와 패턴 인식에 사용된다. ANN은 뉴런으로 불리는 노드의 집합으로 구성되며, 뉴런은 층(layer)로 조직되어 있다. 인공 신경망은 여러 층의 노드(뉴런)로 구성된 네트워크다. 각 노드는 입력값을 받아서 특정 함수에 따라 출력을 생성하고, 이 출력값을 다음 층으로 전달한다. ■ 구성 요소 1. 뉴런(노드) : 신경망의 기본 단위, 입력값을 받아 처리한다.2. 입력층 : 데이터가 네트워크에 들어오는 층이다. 입력층의 뉴런은 데이터의 각 특징을 나타낸다.3. 은닉층(hidden layer) : 입력층과 출력층 사이에 위치하며, 데이터의 복잡한 패턴을 학습한다.4. 출력층 : 네트워..

DRAM (Dynamic Random Access Memory) DRAM은 캐패시터와 트랜지스터로 이루어져 있으며, 6개의 트랜지스터를 사용하는 SRAM보다 처리 속도는 느리지만 구조가 단순하고, 최대한 많은 용량을 저장하기 위해 만들어졌다. ■ DRAM의 구성 요소1. 캐패시터 : 전하를 저장하여 데이터 비트(0 또는 1)을 저장한다.2. 트랜지스터 : 스위치 역할을 하여 캐패시터의 전하를 읽거나 쓸 수 있도록 한다. ■ DRAM의 주요 특징- 휘발성 메모리 : 전원이 공급되는 동안에만 데이터를 유지한다. 전원이 꺼지면 저장된 데이터는 소멸된다.- 고밀도 : 다른 메모리 기술에 비해 데이터 저장 밀도가 높다.- 주기적인 Refresh 필요 : 캐패시터의 전하가 자연적으로 소멸되기 때문에 데이터를 유지하..

Cache Cache는 컴퓨터 시스템에서 데이터 접근 속도를 향상시키기 위해 사용하는 고속 메모리다. CPU와 메인 메모리(DRAM) 간의 데이터 전송 속도 차이를 줄여서 전체 시스템의 성능을 개선하는 역할을 한다.Cache는 일반적으로 SRAM으로 구성되어 있으며, DRAM보다 속보가 빠르며 비휘발성의 성질을 가지고 있다.- cache 계층 1. L1 캐시 : 가장 빠르고 작은 캐시로, CPU 코어에 직접 내장되어 있다. 데이터 접근 속도가 매우 빠르지만 용량은 작다.2. L2 캐시 : L1 캐시보다 느리지만 더 큰 용량을 가지며, CPU 코어에 통합되거나 별도의 캐시 모듈로 존재할 수 있다.3. L3 캐시 : 여러 CPU 코어 간에 공유되는 캐시로, L2보다 더 느리지만 훨씬 더 큰 용량을 가지고 있..

SRAM (Static Random Access Memor) 전원이 공급되는 한 데이터를 지속적으로 유지할 수 있는 고속 메모리에 해당한다. DRAM과 달리 주기적으로 데이터를 Refresh할 필요가 없다. SRAM은 총 6개의 트랜지스터로 구성된다.  두 개의 인버터가 교차 연결되어 래치 구조로 데이터를 저장한다. Word Line과 Bit Line과 6개의 트랜지스터를 통해 데이터를 읽고 쓸 수 있다.SRAM의 구조SRAM은 위와 같이 6개의 트랜지스터와 Bit Line, Word Line으로 구성되어 있다. 중앙 4개의 트랜지스터는 위 그림과 같이 2개 인버터가 교차해 있는 래치 구조로 표현할 수 있다.Word Line 1. 셸 선택SRAM 셸 배열에서 특정 행을 선택하는 신호선이다.읽기 또는 쓰기..

- 조합회로와 순차회로의 구분 1. 조합회로 (Combinational Logic) 값을 저장하지 못한다. 클럭을 사용하지 않는다. 입력의 변화가 출력에 바로 반영된다. ex) adders, multiplexers, decoders, encoders, gates 2. 순차회로 (Sequential Logic) 값을 저장하는 래치, 플립플롭, 레지스터, 메모리 등의 소자가 있어 상태를 저장 클럭을 사용하여 값을 저장 입력이 변화해도 주로 클럭의 에지에서 값이 반영된다.- SR(Set Reset) Latch Set : S 신호가 0일 때 Q값은 1 Reset : R 신호가 0일 때 Q값은 0 S와 R 신호는 0일 때 활성화되는 active-low 신호다. S=0, R=0은 입력되도록 하지 말아야 한다. S=..

https://insoobaik.tistory.com/652 통신 프로토콜 UART 동작 원리보호되어 있는 글입니다. 내용을 보시려면 비밀번호를 입력하세요.insoobaik.tistory.com기본적인 UART 이론은 위 글을 참고한다. * 전체 실행 관련 코드는 글 아래 첨부되어 있다.UART 통신 규칙 설정Baud_Rate9600Data Bit8ParityxStop Bit1 FPGA Clock50MHz FPGA Board의 Clock은 50MHz(20ns)다.Baud Rate 9600은 104166ns에 해당한다.Clock Count를 5208번으로 설정하게 되면 Baud Rate와 1bit당 속도를 맞출 수 있다.Clock이 5208번 반복하게 되면 104160ns를 소요하게 되고 6ns의 차이는 ..

- Floor Plan 관련 에러레이아웃에서 사용할 셀 타입과 Floor Plan 설정 간의 불일치로 인해 발생한다.Floor Plan에 해당 사이트 타입을 위한 Row가 정의되지 않았다는 의미를 뜻한다.에러가 발생한 Floor Plan을 Clear 시켜준다.그런 다음 에러가 발생한 CoreSiteDouble에 대한 Row를 추가해준다.  - Post Route라우팅 되지 않았다는 에러다.라우팅을 실행시켜주면 된다.- on chip variationPost Route를 할 때 on chip variation을 적용시키지 않아서 발생하는 에러인 것 같다. (확실하지 않음)on chip variation을 설정해주고 난 뒤 Post Route를 실행시키면 에러가 발생하지 않는다.

- AND Gate는 신호를 masking 하는데 사용 가능하다. - NAND는 AND + INVERTER를 합쳐서 표현할 수 있다. - NAND 게이트는 Negative-OR 게이트와 동일하다. - 3입력 XOR 게이트는 입력 신호 1의 개수가 홀수일 때 1을 출력한다. - XNOR 게이트 등가 게이트 구조좌측 XNOR 게이트와 우측 논리 게이트 회로는 등가 회로에 해당한다.- 고정된 기능의 IC Gates 1. CMOS(Complementary Metal-Oxide Semiconductor) Field-Effect Transistor(FET) 사용 - 낮은 전력 소모 2. TTL(Transistor-Transistor Logic) - Bipolar 트랜지스터 사용 3. ECL(Emitter-Coupl..