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I2C에 대해 알아보기 전에 Open Drain이란 개념이 등장하기 Open Drain에 대해 간단하게 알아보겠다. - I2C에서 Open Drain을 사용하는 이유I2C는 여러 장치가 동일한 선을 공유하는 방식이다. Open Drain 방식을 사용하면 하나의 선에 여러 장치가 데이터를 공유할 수 있기 때문이다. 또 신호 충돌을 방지할 수 있기 때문이다. 자세한 내용은 아래를 참고하길 바란다. ■ Open Drain Open Drain은 위 그림과 같이 Drain이 Output Pin에 연결된 구조를 의미한다.위와 같이 Pull-Up 저항이 없게 되면 Floating 상태가 되어 신호가 불안정해지고 잡음의 영향을 받을 수 있다.위와 같이 Pull-Up 저항을 사용하게 되면 Data 선에 1의 신호를 지속..

CPU(Central Processing Unit) 중앙 처리 장치컴퓨터에서 프로그램 명령을 해석하고 실행하는 장치 ■ CPU 동작 원리 - CU (Control Unit) (제어 장치)명령어를 해석하고 실행 순서를 제어한다.ALU와 Register들 간의 데이터 전송을 관리한다.Program Counter와 연동하여 프로그램의 흐름을 관리한다. - Accumulator (누산기)연산 결과를 저장한다.다음 연산의 입력값을 제공한다. - ALU (Arithmetic Logic Unit) (산술 논리 장치)기본 산술 연산을 수행한다.논리 연산을 수행한다.비교 연산을 수행한다. - PC (Program Counter) (프로그램 카운터)현재 실행 중인 명령어의 주소를 저장한다.다음에 실행할 명령어 주소를 자동..

NAND는 Flash Memory와 같은 대용량 저장 장치에서 널리 사용된다.DRAM보다 속도가 10000배정도 느리지만 집적도가 높다는 장점있다.■ NAND Cell 구조NAND Cell은 위 그림처럼 우리가 아는 NMOS 트랜지스터와 Floating Gate를 포함한 구조로 이루어져 있다. Floating Gate : Memory Cell의 저장 공간 역할을 하며, 전하를 저장할 수 있는 공간이다.1. Floating Gate에 전자가 저장되어 있는 상태 (논리 0)Floating Gate에 전자가 저장된 상태를 Programming된 상태라고 한다. Floating Gate에 전자가 저장되어 있을 경우 트랜지스터의 Vth(문턱전압)이 상승하게 된다. Vth가 높다는 의미는 NMOS를 동작시키기 위한..

https://insoobaik.tistory.com/662(1)에 이어 DRAM 구조 및 동작 원리에 대해 자세히 알아볼 것이다.■ DRAM Structure 컴퓨터 내부를 보게 되면 램 슬롯에 위와 같은 DRAM 모듈을 본적이 있을 것이다.DRAM은 앞 뒤로 Chip이 붙어있고, 각 면을 Rank라고 부른다. (ex 한쪽 면이 Rank 0면 다른 한쪽은 Rank 1)Rank에 붙어 있는 Chip은 우측에 그림과 같이 여러개의 Bank로 구성되어 있다.하나의 Bank는 여러개의 MAT(Memory Array Tile)으로 구성되어 있다. Rank는 주소를 가지며 Chip 자체에는 주소를 가지지 않는다. Rank 동시에 모든 Chip에 신호를 보낸다.각 Chip은 Data Bus를 통해 전달되는 비트 중..

DRAM (Dynamic Random Access Memory) DRAM은 캐패시터와 트랜지스터로 이루어져 있으며, 6개의 트랜지스터를 사용하는 SRAM보다 처리 속도는 느리지만 구조가 단순하고, 최대한 많은 용량을 저장하기 위해 만들어졌다. ■ DRAM의 구성 요소1. 캐패시터 : 전하를 저장하여 데이터 비트(0 또는 1)을 저장한다.2. 트랜지스터 : 스위치 역할을 하여 캐패시터의 전하를 읽거나 쓸 수 있도록 한다. ■ DRAM의 주요 특징- 휘발성 메모리 : 전원이 공급되는 동안에만 데이터를 유지한다. 전원이 꺼지면 저장된 데이터는 소멸된다.- 고밀도 : 다른 메모리 기술에 비해 데이터 저장 밀도가 높다.- 주기적인 Refresh 필요 : 캐패시터의 전하가 자연적으로 소멸되기 때문에 데이터를 유지하..

Cache Cache는 컴퓨터 시스템에서 데이터 접근 속도를 향상시키기 위해 사용하는 고속 메모리다. CPU와 메인 메모리(DRAM) 간의 데이터 전송 속도 차이를 줄여서 전체 시스템의 성능을 개선하는 역할을 한다.Cache는 일반적으로 SRAM으로 구성되어 있으며, DRAM보다 속보가 빠르며 비휘발성의 성질을 가지고 있다.- cache 계층 1. L1 캐시 : 가장 빠르고 작은 캐시로, CPU 코어에 직접 내장되어 있다. 데이터 접근 속도가 매우 빠르지만 용량은 작다.2. L2 캐시 : L1 캐시보다 느리지만 더 큰 용량을 가지며, CPU 코어에 통합되거나 별도의 캐시 모듈로 존재할 수 있다.3. L3 캐시 : 여러 CPU 코어 간에 공유되는 캐시로, L2보다 더 느리지만 훨씬 더 큰 용량을 가지고 있..

SRAM (Static Random Access Memor) 전원이 공급되는 한 데이터를 지속적으로 유지할 수 있는 고속 메모리에 해당한다. DRAM과 달리 주기적으로 데이터를 Refresh할 필요가 없다. SRAM은 총 6개의 트랜지스터로 구성된다.  두 개의 인버터가 교차 연결되어 래치 구조로 데이터를 저장한다. Word Line과 Bit Line과 6개의 트랜지스터를 통해 데이터를 읽고 쓸 수 있다.SRAM의 구조SRAM은 위와 같이 6개의 트랜지스터와 Bit Line, Word Line으로 구성되어 있다. 중앙 4개의 트랜지스터는 위 그림과 같이 2개 인버터가 교차해 있는 래치 구조로 표현할 수 있다.Word Line 1. 셸 선택SRAM 셸 배열에서 특정 행을 선택하는 신호선이다.읽기 또는 쓰기..

- 조합회로와 순차회로의 구분 1. 조합회로 (Combinational Logic) 값을 저장하지 못한다. 클럭을 사용하지 않는다. 입력의 변화가 출력에 바로 반영된다. ex) adders, multiplexers, decoders, encoders, gates 2. 순차회로 (Sequential Logic) 값을 저장하는 래치, 플립플롭, 레지스터, 메모리 등의 소자가 있어 상태를 저장 클럭을 사용하여 값을 저장 입력이 변화해도 주로 클럭의 에지에서 값이 반영된다.- SR(Set Reset) Latch Set : S 신호가 0일 때 Q값은 1 Reset : R 신호가 0일 때 Q값은 0 S와 R 신호는 0일 때 활성화되는 active-low 신호다. S=0, R=0은 입력되도록 하지 말아야 한다. S=..

- AND Gate는 신호를 masking 하는데 사용 가능하다. - NAND는 AND + INVERTER를 합쳐서 표현할 수 있다. - NAND 게이트는 Negative-OR 게이트와 동일하다. - 3입력 XOR 게이트는 입력 신호 1의 개수가 홀수일 때 1을 출력한다. - XNOR 게이트 등가 게이트 구조좌측 XNOR 게이트와 우측 논리 게이트 회로는 등가 회로에 해당한다.- 고정된 기능의 IC Gates 1. CMOS(Complementary Metal-Oxide Semiconductor) Field-Effect Transistor(FET) 사용 - 낮은 전력 소모 2. TTL(Transistor-Transistor Logic) - Bipolar 트랜지스터 사용 3. ECL(Emitter-Coupl..

- 디지털 출력 신호와 입력 신호의 범위 디지털 출력 신호와 입력 신호는 1 or 0으로만 출력이 되며, 전달되는 전압에 따라 해당 신호를 0으로 출력 할 것인지 1로 출력할 것인지 정해진다. 1. 출력 전압출력 전압의 경우 2.7 V 이상이 전압이 전달될 경우 1의 신호를 전달하고, 0.4V 이하의 전압이 전달될 경우 0의 신호를 전달하게 된다.0.4V ~ 2.7V의 전압은 허용되지 않는 영역으로 해당 전압이 전달되면 0인지 1인지 알 수 없는 값을 전달하게 된다. 2. 입력 전압입력 전압의 경우 2.0V 이상의 값이 들어오면 1의 신호로 판별하고, 0.8V 미만의 값이 들어오면 0의 신호로 판별한다. 0.8.V ~ 2.0V의 전압은 허용되지 않는 영역이다. 때문에 출력 전압과 입력 전압간의 High ..