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Cache Cache는 컴퓨터 시스템에서 데이터 접근 속도를 향상시키기 위해 사용하는 고속 메모리다. CPU와 메인 메모리(DRAM) 간의 데이터 전송 속도 차이를 줄여서 전체 시스템의 성능을 개선하는 역할을 한다.Cache는 일반적으로 SRAM으로 구성되어 있으며, DRAM보다 속보가 빠르며 비휘발성의 성질을 가지고 있다.- cache 계층 1. L1 캐시 : 가장 빠르고 작은 캐시로, CPU 코어에 직접 내장되어 있다. 데이터 접근 속도가 매우 빠르지만 용량은 작다.2. L2 캐시 : L1 캐시보다 느리지만 더 큰 용량을 가지며, CPU 코어에 통합되거나 별도의 캐시 모듈로 존재할 수 있다.3. L3 캐시 : 여러 CPU 코어 간에 공유되는 캐시로, L2보다 더 느리지만 훨씬 더 큰 용량을 가지고 있..

SRAM (Static Random Access Memor) 전원이 공급되는 한 데이터를 지속적으로 유지할 수 있는 고속 메모리에 해당한다. DRAM과 달리 주기적으로 데이터를 Refresh할 필요가 없다. SRAM은 총 6개의 트랜지스터로 구성된다.  두 개의 인버터가 교차 연결되어 래치 구조로 데이터를 저장한다. Word Line과 Bit Line과 6개의 트랜지스터를 통해 데이터를 읽고 쓸 수 있다.SRAM의 구조SRAM은 위와 같이 6개의 트랜지스터와 Bit Line, Word Line으로 구성되어 있다. 중앙 4개의 트랜지스터는 위 그림과 같이 2개 인버터가 교차해 있는 래치 구조로 표현할 수 있다.Word Line 1. 셸 선택SRAM 셸 배열에서 특정 행을 선택하는 신호선이다.읽기 또는 쓰기..

- 조합회로와 순차회로의 구분 1. 조합회로 (Combinational Logic) 값을 저장하지 못한다. 클럭을 사용하지 않는다. 입력의 변화가 출력에 바로 반영된다. ex) adders, multiplexers, decoders, encoders, gates 2. 순차회로 (Sequential Logic) 값을 저장하는 래치, 플립플롭, 레지스터, 메모리 등의 소자가 있어 상태를 저장 클럭을 사용하여 값을 저장 입력이 변화해도 주로 클럭의 에지에서 값이 반영된다.- SR(Set Reset) Latch Set : S 신호가 0일 때 Q값은 1 Reset : R 신호가 0일 때 Q값은 0 S와 R 신호는 0일 때 활성화되는 active-low 신호다. S=0, R=0은 입력되도록 하지 말아야 한다. S=..

https://insoobaik.tistory.com/652 통신 프로토콜 UART 동작 원리보호되어 있는 글입니다. 내용을 보시려면 비밀번호를 입력하세요.insoobaik.tistory.com기본적인 UART 이론은 위 글을 참고한다. * 전체 실행 관련 코드는 글 아래 첨부되어 있다.UART 통신 규칙 설정Baud_Rate9600Data Bit8ParityxStop Bit1 FPGA Clock50MHz FPGA Board의 Clock은 50MHz(20ns)다.Baud Rate 9600은 104166ns에 해당한다.Clock Count를 5208번으로 설정하게 되면 Baud Rate와 1bit당 속도를 맞출 수 있다.Clock이 5208번 반복하게 되면 104160ns를 소요하게 되고 6ns의 차이는 ..

- Floor Plan 관련 에러레이아웃에서 사용할 셀 타입과 Floor Plan 설정 간의 불일치로 인해 발생한다.Floor Plan에 해당 사이트 타입을 위한 Row가 정의되지 않았다는 의미를 뜻한다.에러가 발생한 Floor Plan을 Clear 시켜준다.그런 다음 에러가 발생한 CoreSiteDouble에 대한 Row를 추가해준다.  - Post Route라우팅 되지 않았다는 에러다.라우팅을 실행시켜주면 된다.- on chip variationPost Route를 할 때 on chip variation을 적용시키지 않아서 발생하는 에러인 것 같다. (확실하지 않음)on chip variation을 설정해주고 난 뒤 Post Route를 실행시키면 에러가 발생하지 않는다.

- AND Gate는 신호를 masking 하는데 사용 가능하다. - NAND는 AND + INVERTER를 합쳐서 표현할 수 있다. - NAND 게이트는 Negative-OR 게이트와 동일하다. - 3입력 XOR 게이트는 입력 신호 1의 개수가 홀수일 때 1을 출력한다. - XNOR 게이트 등가 게이트 구조좌측 XNOR 게이트와 우측 논리 게이트 회로는 등가 회로에 해당한다.- 고정된 기능의 IC Gates 1. CMOS(Complementary Metal-Oxide Semiconductor) Field-Effect Transistor(FET) 사용 - 낮은 전력 소모 2. TTL(Transistor-Transistor Logic) - Bipolar 트랜지스터 사용 3. ECL(Emitter-Coupl..

- 디지털 출력 신호와 입력 신호의 범위 디지털 출력 신호와 입력 신호는 1 or 0으로만 출력이 되며, 전달되는 전압에 따라 해당 신호를 0으로 출력 할 것인지 1로 출력할 것인지 정해진다. 1. 출력 전압출력 전압의 경우 2.7 V 이상이 전압이 전달될 경우 1의 신호를 전달하고, 0.4V 이하의 전압이 전달될 경우 0의 신호를 전달하게 된다.0.4V ~ 2.7V의 전압은 허용되지 않는 영역으로 해당 전압이 전달되면 0인지 1인지 알 수 없는 값을 전달하게 된다. 2. 입력 전압입력 전압의 경우 2.0V 이상의 값이 들어오면 1의 신호로 판별하고, 0.8V 미만의 값이 들어오면 0의 신호로 판별한다. 0.8.V ~ 2.0V의 전압은 허용되지 않는 영역이다. 때문에 출력 전압과 입력 전압간의 High ..

UART란UART(Universal asynchronous receiver/transmitter)는 병렬 데이터의 형태를 직렬 방식으로 전환하여 데이터를 전송하는 컴퓨터 하드웨어의 일종이다.통신 데이터는 메모리 또는 레지스터에 들어 있어 이것을 차례대로 읽어 직렬화 하여 통신한다. 최대 8비트가 기본 단위이다.UART는 일반적으로 컴퓨터나 주변 기기의 일종으로 병렬 데이터를 직렬화 하여 통신하는 개별 집적 회로다.비동기 통신이므로 동기 신호가 전달되지 않는다. 따라서 수신 쪽에서 동기신호를 찾아내어 데이터의 시작과 끝을 시잔적으로 알아 처리할 수 있도록 약속되어 있다. 비트수1234567891011 시작 비트(Start bit)5~8 데이터 비트패리티 비트(Parity bit)종료 비트(Stop bit(..

https://insoobaik.tistory.com/648 SPI - 신호 검증 (ILA) & (Cadence) Synthesis ~ POST SIM보호되어 있는 글입니다. 내용을 보시려면 비밀번호를 입력하세요.insoobaik.tistory.com이전에 SPI를 ILA를 통해 전달되는 신호를 확인하고 Synthesis부터 Post Layout Simulation을 통해 코드가 정상적으로 실행되는 것을 확인하였다.https://insoobaik.tistory.com/630 Verilog- FPGA를 이용한 DC 모터 구동보호되어 있는 글입니다. 내용을 보시려면 비밀번호를 입력하세요.insoobaik.tistory.com 위에서 SPI 통신을 통해 전달 받은 Data를 이전에 실습해본 Dc Motor를 ..

FPGA 내부의 디지털 회로 구성에 있어 가장 기본이 되는 요소는 LUT와 FF(Filp-Flop)이다. 이 중 LUT에 대해 알아보겠다. -  LUT(Look-Up Table)LUT는 입력값에 따라 미리 정의된 출력값을 반환하는 테이블 형태의 데이터 구조다.디지털 회로에서 복잡한 논리나 연산을 간단한 테이블 조회로 처리할 수 있게 해준다. 기본적으로 FPGA는 4-INPUT LUT를 사용하는데 (5-INPUT, 6-INPUT도 존재한다.) 4개의 input 조합할 수 있는 모든 Bool 함수 구현이 가능하다.y = (a & b) | c위 로직은 아래와 같아 AND, OR 게이트를 사용해서 다음과 같이 구성할 수 있다.  abcd00000011010001111000101111011111위 로직에 대한 진..