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ILA(Integrated Logic Analyzer)는 디지털 회로의 디버깅과 분석을 위해 사용되는 도구이다. FPGA(Flexible Programmable Gate Array) 디자인에서 유용하다. ILA는 디지털 회로의 내부 신호를 모니터링하고 분석하는 데 도움이 되며, 디버깅 시간을 단축하고 회로의 동작을 이해하는데 도움이 된다. 좌측 IP Catalog를 클릭하여 검색창에 ila를 검색한다. Number of probes는 ILA로 캡처하려는 시그널의 수를 지정하는 항목이다. 이 값은 ILA에서 감시하고 분석할 수 있는 시그널의 개수를 결정한다.일반적으로 디버깅할 시그널의 수가 많을수록 문제 해결이 더욱 쉬워지지만, FPGA 디바이스의 리소스가 한정되어 있기 때문에 최적의 수를 지정해야 한다...

용어정리UART(Universal asynchronous receiver/transmitter) : 병렬 데이터의 형태를 직렬 방식으로 전환하여 데이터를 전송하는 컴퓨터 하드웨어의 일종SPI(Serial Peripheral Interface) : 아키텍처 전이중 통신 모드로 동작하는 동기화 직렬 데이터 연결 표준I2C(Inter-Integrated Circut) : 하나의 마스터와 여러개의 슬레이브 기기가 물려 통신이 가능, 클럭 신호를 사용하는 동기식 통신 방식이라 시간에 자유롭다. 슬레이브 선택을 위해 항상 주소 데이터가 붙기에 긴 데이터를 전송하기엔 부적합하다. IC사이 통신 링크를 제공하는 양방향 2와이어 직렬 버스FSM(finite-state machine) : fsm의 핵심은 단 하나의 상태만..

Synopsys를 통해 Synthesis 합성을 하기 위해서는 1. verilog-HDL .v 파일 2. 게이트 정보가 담긴 .db 파일 3. .sdc 파일 혹은 제약 정보가 필요하다. remove_design -all //초기화 set FILE "counter" //모듈명 선언 set synthetic_library "../LIB/DBH_1225RS13SD_GEMV1P8V_FF_1P32V_M40C.db" //라이브러리 위치 지정 및 파일 지정 //db 파일을 넣어줘야 한다. set search_path "../LIB/" set target_library "../LIB/DBH_1225RS13SD_GEMV1P8V_FF_1P32V_M40C.db" //타겟 라이브러리 지정 및 파일 지정 //db 파일을 넣어줘..

Design 탭 - Shapes 탭 Gerber 설정 ▶ Thru pins (스루홀의 단열판 연결 타입) : Orthogonal ▶ Minimum connects (단열판의 최소 연결선의 수) : 1 ▶ Use fixed width oversize of (단열판과 네트 사이의 연결선의 두께 설정) : 0. Grid 설정 Non-Etch의 경우 보드 외각선등 동박 영역 이외의 작성 시 사용되는 Grid이며, All Etch(TOP, BOTTOM)의 경우 전기적 접속을 이루는 동박 영역에서의 작업 Grid, 즉, 배선, 카퍼 작업 시 Grid를 설정할 수 있다. Layer 설정 보드외곽선 생성 - 기구 홀 및 주요 부품 배치하기 주요 부품 배치 - 치수보조선 치수보조선 그리기 - 실크 데이터 작성 Text ..

Via Pad 전원네트의 Via Hole / Via Pad : 0.5mm / 0.8mm 그 외 네트의 Via Hole / Via Pad : 0.3mm / 0.5mm Routing 작업을 위한 via_power pad 생성 Routing 작업을 위한 via 생성 Footprint 확인 C:/Cadence/SPB_17.4/share/pcb/pcb_lib/symbols 해당 경로에 .dra 즉 Footprint 파일들이 저장되어 있고 Package symbols를 통해 Footprint를 확인할 수 있는 경로다. 위와 같이 이전에 생성한 FootPrint 들이 생성되어 있는 것을 확인 할 수 있다. PCB Footprint 설정 capture CIS에서 작업한다. (이전에 작업한 Capture CIS 파일을 ..

※ 작업경로(C:\SPB_Data)에 폴더명을 Symbols로 입력해야 직접 만든 라이브러리를 인식할 수 있다. - J1 커넥터 (HEADER 10) 조건에 맞게 수정 후 Update to Design을 통해 update 해준다. 선의 조건을 입력하고 조건에 맞게 그려준다. Command : x –3.1 5.08 ▶ ix 8.75 ▶ iy –20.32 ▶ ix –8.75 ▶ iy 20.32 Package Geometry : Assembly TOP, Silkscreen TOP에 대하여 외각선을 그려준다. Silkscreen_Top으로 위 부분도 생성해준다. * 문제에 외각선에 대한 정보가 주어지지 않으면 눈짐작으로 그리면 된다. - 조립을 위한 참조번호 입력하기 * Footprint 영역은 Place_Bo..

SynthesisSynthesis(합성)는 고수준의 HDL 코드를 하드웨어 리소스로 변환하여 구현 가능한 하드웨어로 만드는 작업이다. 합성을 하기 위해서는 게이트에 대한 정보(delay 등)를 담고 있는 [.lib 파일], 코드로 작성한 디지털 회로 설계 파일 [.v 파일], CLK 정보를 담고 있는 [.sdc] 파일이 필요하다. run_counter.tclset_db init_lib_search_path ../../LIB/ // 라이브러리 파일 위치set_db init_hdl_search_path ./rtl/ // hdl 파일 경로read_libs slow_vdd1v0_basicCells.lib // lib 파일명read_hdl counter.v // hdl 파일명elaborateread_s..

TTL - 트랜지스터를 사용한 디지털 논리 회로 74시리즈7,8 GND 14 VCC 전압 공급 장치에서 0~5V까지 올려본다. 5V에서 high로 인지한다.  전류의 흐름을 방해하는 것이 저항 VCC, GND 등 기호가 다르면 서로 다른 VCC, GND에 해당한다. 구분해서 사용해야 한다. chip 사이즈 가져오는거 중요하다.mm 단위를 일반적으로 많이 가져온다. 1608을 많이 사용한다. 1608은 1.6mm 0.8mm에 해당한다.RLC 어떤 사이즈를 사용하는지 확인해야 한다.보드랑 FootPrint랑 부품이랑 사이즈를 전부 사이즈 확인을 해야한다. 브래드보드 :파란색 GND, 빨간색 5V판마다 있는 GND끼리 점프선을 통해 연결해야 같은 GND로 인식된다.Input, Output을 확인해야 한다. H..

Lab D-2 부품 배치 / 배선COUT 12의 X의 경우 위와 같이 설정 할 수 있다.Lab D-3 Footprint 생성 Padstack 생성 Package Symbol 제작 PIN 배치 Package Symbol의 Place Bound 설정  Package Symbol의 참조번호 설정현재까지 한 내용들이 저장되면 위와 같은 문구가 Command 창에 나오게 된다.Lab D-4 PCB Footprint 설정 PCB Footprint 속성 부여Lab D-5 Design Rules Check / Netlist 생성 Netlist 생성Lab D-6 PCB Editor 환경설정Lab D-7 Board Outline 생성Lab D-8 PCB 부품 배치/배선Netlist가 있는 디렉토리를 지정하면 Netlist..

N형 반도체 N형 반도체 영역은 자유 전자가 풍부하고 양의 공환이 부족한 반도체 P형 반도체 P형 반도체 영역은 양의 공환이 풍부하고 전자가 부족한 반도체 양공은 전자를 이동시키고 전류를 생성할 수 있다. 실리콘 Si는 반도체 산업에서 가장 널리 사용되는 물질 중 하나다. 4개의 전자를 가진 외각 전자껍질을 가지고 있어, 불순문 첨가를 통해 P형 반도체와 N형 반도체를 만든다. P형 반도체를 만들기 위해서는 3족 원소를 첨가하여 최외각 전자가 1개 부족한 상태 = 정공이 하나 발생하게 된다. N형 반도체를 만들기 위해서는 5족 원소를 첨가하여 최외작 전자가 5개로 전자 1개가 남게된다. PN 접합 다이오드 P형 반도체와 N형 반도체를 접합시켜 만든 부품 한쪽 방향으로만 전류가 흐르는 특징을 가진다. p형..